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文章来源 : 广东优科检测 发表时间:2023-02-16 浏览数量:
随着电子元器件的发展,静电放电(Electro Static Discharge)对器件可靠性的危害愈发显著。一方面,超大规模集成电路的发展,使得器件尺寸进一步缩小,器件对静电变得更加敏感。
有统计表明,在由静电放电产生的使用失效中,潜在性失效约90%,而突发性失效仅占10%。潜在性失效比突发性失效具有更大的危害,一方面是因为潜在性失效难以检测,在器件制造时受到的潜在静电损伤会影响使用时的寿命,而器件在装配过程中受到的潜在静电损伤会影响它装入整机后的使用寿命;另外,静电损伤具有积累性,即使一次静电放电未能让器件失效,多次静电损伤累积起来最终必然使器件完全失效。
器件内部结构的差异,会令器件具有不同的静电放电破坏电压范围。
部分器件的静电破坏电压区间:
各类晶体 | 静电破坏电压(Volts) |
CMOS(import protected) | 250~3000 |
VMOS | 30~1800 |
MOSFET | 100~200 |
GaaSFET | 100~300 |
EPROM | 100 |
JFET | 140~7200 |
SAW | 150~500 |
在器件的早期设计阶段,引入对耐静电放电能力的验证,显得尤其重要。
目前对于器件的耐静电放电能力的验证测试,一般参考MIL-STD、JEDEC、AEC-Q等标准, 下表中列举静电测试模型与对应的测试标准。
下表中列举静电测试模型与对应的测试标准。
IC ESD 参考标准 | MIL-STD | JEDEC | AEC-Q | Other |
HBM (Human Body Mode) | MIL-STD-883 | JS-001 2017 | AEC-Q100-002 | - |
MM(Machine Mode) | - | JESD22-C115 | AEC-Q100-003 | - |
SCDM(Socket CDM) | - | - | - | ANSI/ESD SP5.3.2 |
CDM(Non-Socket) | - | JS002-2018 | AEC-Q-100-011 | EIA/ESDA-5.3.1 |
Latch-Up 参考标准 | MIL-STD | JEDEC | AEC Q | Other |
Room Temp. Test | - | JESD-78 | - | - |
High Temp. Test | - | JESD-78 | AEC-Q100-004 | - |
System ESD 参考标准 | MIL-STD | JEDEC | AEC Q | Other |
HBM(Human Body Mode) | - | - | AEC-Q200-002 | IEC61000-4-2 |
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